메모리 타이밍과 실제 지연시간

메모리 타이밍은 DRAM 내부 동작 사이에 필요한 최소 클럭 주기를 나타낸다. CL-tRCD-tRP-tRAS처럼 적힌 숫자는 나노초가 아니라 주기 수다. 데이터 전송률이 다른 메모리를 숫자만으로 비교하면 실제 대기 시간을 잘못 판단할 수 있다.

CAS Latency(CL)는 읽기 명령 뒤 첫 데이터가 나오기까지의 주기 수다. DDR 메모리의 실제 클럭은 MT/s 표기의 절반이므로 근사 CAS 지연시간은 CL × 2000 ÷ MT/s ns로 계산할 수 있다. DDR4-3200 CL16과 DDR5-6000 CL30은 둘 다 약 10ns다. 이 값은 CAS 부분만 계산한 것이며 전체 메모리 접근 지연시간은 아니다.

tRCD는 행 활성화 뒤 열 접근까지, tRP는 열린 행을 닫고 다음 행을 준비하는 시간, tRAS는 행을 충분히 열어 두는 시간을 나타낸다. Row Hit에서는 일부 단계가 필요 없고, 다른 행으로 전환하면 추가 대기가 생긴다.

높은 데이터 전송률은 대역폭을 늘리고, 낮은 타이밍은 특정 접근의 대기 주기를 줄일 수 있다. 실제 프로그램은 캐시 적중률, 접근 패턴, 채널·랭크 병렬성에 따라 두 요소의 영향을 다르게 받는다.

타이밍을 줄이거나 데이터 전송률을 올리면 신호·전압 여유가 줄어들 수 있다. 안정성은 짧은 부팅 성공보다 장시간 메모리 접근과 반복 콜드 부팅에서 확인한다.

구조: DRAM 구조 · 프로필: JEDEC·XMP·EXPO · 단위: 클럭·대역폭·지연시간