PCI Express
PCI Express(PCIe)는 CPU·칩셋과 그래픽카드, NVMe SSD, 네트워크 카드 같은 장치를 연결하는 고속 직렬 인터페이스다. 과거 PCI처럼 여러 장치가 하나의 병렬 버스를 공유하지 않고, 두 장치 사이에 점대점 링크를 만든다. 각 링크는 독립적으로 속도와 폭을 협상한다.
Lane과 링크
Lane 하나에는 송신 차동쌍과 수신 차동쌍이 있어 양방향 통신이 동시에 가능하다. 여러 Lane을 묶어 x1·x2·x4·x8·x16 링크를 만든다. x16 슬롯에 x4 카드가 동작하는 이유는 카드와 슬롯이 공통으로 지원하는 폭으로 협상하기 때문이다. 반대로 슬롯이 x16 크기여도 메인보드 배선이 x4라면 링크는 x4로 동작한다.
세대 숫자는 Lane당 신호 속도를 나타낸다. 아래 값은 한 방향 기준의 이론적 데이터 전송량이며, 패킷 헤더·흐름 제어·프로토콜 처리까지 포함한 응용 프로그램 처리량과는 다르다.
| 세대 | 신호 속도 | 부호화 | Lane당 한 방향 | x16 한 방향 |
|---|---|---|---|---|
| PCIe 1.x | 2.5 GT/s | 8b/10b | 0.25 GB/s | 4 GB/s |
| PCIe 2.x | 5.0 GT/s | 8b/10b | 0.50 GB/s | 8 GB/s |
| PCIe 3.x | 8.0 GT/s | 128b/130b | 약 0.985 GB/s | 약 15.75 GB/s |
| PCIe 4.x | 16.0 GT/s | 128b/130b | 약 1.969 GB/s | 약 31.5 GB/s |
| PCIe 5.x | 32.0 GT/s | 128b/130b | 약 3.938 GB/s | 약 63 GB/s |
| PCIe 6.x | 64.0 GT/s | PAM4·FLIT | 약 8 GB/s급 | 약 128 GB/s급 |
PCI-SIG는 PCIe 6.0 x16의 최대 양방향 대역폭을 256 GB/s로 설명한다. 이 수치는 두 방향을 합친 값이다. PCIe 6.0은 네 전압 레벨로 심볼당 2비트를 전달하는 PAM4, 고정 크기 FLIT, 순방향 오류 정정(FEC)과 CRC를 도입했다.
하위 호환과 실제 동작
새 세대 슬롯과 구형 카드는 대체로 공통 세대와 링크 폭으로 내려가 동작한다. 하위 호환이 물리 장착과 링크 훈련을 뜻할 뿐, 모든 펌웨어·전원·Option ROM 조합을 보장하는 것은 아니다. 라이저와 긴 기판 배선에서 신호 여유가 부족하면 링크가 낮은 세대로 떨어지거나 오류가 생길 수 있다.
GPU에서는 링크 폭보다 VRAM과 GPU 내부 처리가 병목인 경우가 많지만, VRAM을 넘는 데이터 이동이나 연산 워크로드에서는 PCIe 영향이 커진다. NVMe SSD는 보통 x4 링크를 사용하며, 여러 SSD가 칩셋 업링크를 공유하면 각 링크의 합계가 플랫폼 경로보다 커질 수 있다.
출처
- PCI-SIG, PCI Express 6.0 Specification
- PCI-SIG, The Evolution of the PCI Express Specification
같이 보기: PCIe Lane과 링크 폭, PCIe Bifurcation, 신호무결성