DRAM 구조

Summary

DRAM은 전하를 저장하는 셀을 행(Row)과 열(Column)로 배열한 메모리다. CPU는 메모리 컨트롤러·채널·DIMM·Rank·DRAM 칩을 거쳐 Bank와 Row에 접근한다.

계층을 읽는 법

CPU
└─ 통합 메모리 컨트롤러(IMC)
   └─ 메모리 채널
      └─ DIMM
         └─ Rank
            └─ DRAM 칩
               └─ Bank / Bank Group
                  └─ Row / Column
                     └─ DRAM Cell

각 용어는 다른 층위를 가리킨다. 예를 들어 DIMM은 사용자가 장착하는 모듈이고, Rank는 여러 DRAM 칩을 묶어 컨트롤러가 선택하는 논리 단위이며, Bank는 DRAM 칩 내부의 접근 단위다. 이들을 같은 의미로 혼용하지 않는다.

DRAM 셀과 Refresh

일반적인 DRAM 셀은 트랜지스터와 커패시터를 이용해 비트를 저장하는 1T1C 구조로 설명된다. 커패시터의 전하는 시간이 지나며 줄어들 수 있으므로, 컨트롤러는 데이터 보존을 위해 정기적으로 Refresh 명령을 수행한다. Refresh는 동작에 필요한 정상 절차이며, 시스템의 메모리 오류나 ‘누수’와 같은 고장 징후를 뜻하지 않는다.

Row, Row Buffer, Bank

메모리 컨트롤러가 특정 Row를 활성화(Activate)하면 그 행의 데이터가 감지 증폭기(Sense Amplifier)·Row Buffer에 놓인다. 같은 열린 Row를 다시 사용하는 접근은 Row Buffer 적중이 될 수 있지만, 다른 Row가 필요하면 기존 행을 정리(Precharge)하고 새 행을 활성화해야 한다. 이 과정에서 필요한 대기 시간이 메모리 타이밍의 tRCD·tRP·tRAS 같은 값으로 표현된다.

여러 Bank와 Bank Group은 서로 다른 접근을 겹쳐 처리하는 데 도움을 준다. 다만 실제 성능은 컨트롤러 스케줄링, 접근 패턴, 채널 수, 모듈 구성, 캐시 적중률에 따라 달라진다.

DDR5와의 관계

Micron의 DDR5 기술 자료는 DDR5가 DDR4보다 확장된 Bank/Bank Group 구성과 더 긴 Burst Length를 사용하며, 모듈 단위에서 두 개의 독립 32-bit Subchannel을 사용한다고 설명한다. 이는 동시에 여러 작은 전송을 처리하는 효율을 높이는 방향의 설계지만, CPU의 ‘듀얼 채널’과 같은 개념은 아니다. CPU 채널과 DDR5 모듈 내부 Subchannel은 별도로 구분한다.

관련 문서

• RAM이란
• 메모리 채널
• Rank와 메모리 조직
• 메모리 타이밍
• Refresh
• DDR5

출처

• Micron, Introducing Micron DDR5 SDRAM: More Than a Generational Update — DDR4·DDR5의 Bank, Burst, On-die ECC 등 구조 비교. 확인일: 2026-08-13.
• Micron, DDR5: Client Module Features — DDR5 클라이언트 모듈·Subchannel 설명. 확인일: 2026-08-13.