PCIe Lane과 링크 폭

PCIe Lane은 직렬 데이터가 오가는 최소 전송 경로다. Lane 하나는 송신과 수신용 차동쌍을 각각 가지며, 여러 Lane을 묶은 링크는 x1·x4·x8·x16처럼 표시한다. 여기서 x16은 커넥터 길이가 아니라 협상된 전기적 링크 폭을 뜻한다.

슬롯 크기와 배선 수

메인보드 사양표에는 PCIe 5.0 x16 (x16 mode)처럼 세대, 슬롯 형태, 실제 동작 폭이 섞여 적힌다. x16 크기 슬롯을 x4로 배선하는 설계도 흔하다. 긴 슬롯은 짧은 카드를 물리적으로 받을 수 있지만, 실제 대역폭은 연결된 Lane 수를 넘지 못한다.

CPU는 그래픽카드와 NVMe SSD에 직접 연결할 Lane을 제공하고, 칩셋은 USB·SATA·추가 PCIe 장치를 모아 CPU와 업링크로 통신한다. “CPU 직결”은 칩셋을 거치지 않는다는 뜻이지 지연시간과 성능이 언제나 눈에 띄게 좋아진다는 뜻은 아니다. 중요한 것은 장치의 작업량과 공유 경로다.

Lane 공유를 읽는 법

보드 매뉴얼의 주석에는 다음과 같은 조건이 나온다.

• 두 번째 x16 슬롯을 사용하면 첫 슬롯이 x16에서 x8로 변경
• 특정 M.2 소켓 사용 시 SATA 포트 비활성화
• 확장 슬롯과 M.2 소켓이 같은 x4 경로를 선택적으로 사용
• 여러 칩셋 장치가 CPU-칩셋 업링크를 공유

이 조건은 칩셋 이름만으로 알 수 없고 실제 보드 배선을 봐야 한다. 슬롯 표의 supports x16/x0 or x8/x8 같은 표기와 블록 다이어그램, M.2 주석을 함께 읽는다.

링크 상태 확인

링크는 부팅 중 지원 세대와 폭을 협상한다. 유휴 상태에서는 전력 절감을 위해 낮은 링크 상태로 보일 수 있으므로, 실제 협상 폭과 부하 중 속도를 구분한다. 기대한 폭보다 낮다면 슬롯 선택, CPU Lane 구성, 펌웨어 설정, 접점, 라이저, 신호 품질을 순서대로 확인한다.

기준 규격: PCI Express · Lane 분할: PCIe Bifurcation · 메인보드 적용: 메인보드